FPGA的外部IO口可以作為外部時鐘的輸入嗎??? 10

猜猜看，你輸出雙向的原因就是這個。

always@（negedge clk_in)out = ~out;

這樣一來，clk的每個下降沿都會向外翻轉一次，當然，這是乙個雙向頻率。 當我還是初學者時，我就犯了這個錯誤。

另外，需要注意的是，普通的IO作為時鐘訊號一般需要經過處理後才能用作時鐘，否則會受到毛刺的影響太大，如果可能的話，會使用高速時鐘來檢測這個訊號的邊沿。

我以前也遇到過這樣的問題，非常令人費解，最好是把時鐘連線到時鐘引腳上，或者加乙個驅動晶元來整形訊號，這是由於訊號時鐘不是很好（邊緣不是很清楚）造成的。 阻止賦值 q<=clk 這樣寫是沒有用的！ 如果要分配這樣的值，可以使用等號，也可以直接用線連線它們。

例如，分配 q=clk; 您使用哪種FPGA晶元？ 不同的晶元具有不同的驅動能力。

Q<=clk，你不能這樣寫嗎？ 您是否使用了鎖相環？ 輸入頻率是否正確？

理論上是可以的，但是在使用時需要注意，時鐘過多會造成彼此之間的干擾，如果處理不好就會出現資料混亂。

FPGA（現場可程式設計門陣列）是在PAL、GAL和CPLD等可程式設計器件的基礎上進一步發展的產物。 它表現為專用積體電路（ASIC）領域的半定製電路，不僅解決了定製電路的缺點，而且克服了原有可程式設計器件門數有限的缺點。

最好通過專用的時鐘引腳輸入時鐘訊號，否則容易出現問題。

把它放在乙個專用的時鐘介面上。 具體的，請檢視相應晶元的資料表

CLK引腳可以作為普通的輸入引腳使用，當作為輸入功能使用時，和普通的IO功能是一樣的，但是CLK引腳不能作為輸出功能使用，如果不使用的話可以暫停，也不需要接地，只需要在搭建專案的時候把無用的引腳設定為三態輸入， 這是通常的處理方式。

專用時鐘（全域性時鐘）引腳可以作為IO引腳重複使用，但如果引腳不夠，不建議使用。

不可以，FPGA是數碼訊號，感測器輸出是模擬訊號，中間需要連線AD

您需要確認以下幾點：

感測器是電壓輸出還是電流輸出。

1 對於電壓輸出，最大電壓是多少，不能超過FPGA的IO電壓（大多數FPGA IO電壓都是TTL），否則容易損壞晶元。 可以串起多個電阻器，以將分壓器值作為FPGA輸入。 雖然會有一定的偏差，但這取決於你的需求。

只拿高低水平還是可以的。

2.如果電流輸出，可以接乙個電阻器，並注意電阻器兩端的電壓不應超過IO電壓。

不要忘記感測器接地和 FPGA 接地應該連線。

這取決於感測器的輸出是否是數字的。

使用輸入和輸出引腳，使用時要注意控制方法，並合理地設計VGZ

是的，也可以連線任何Io，如果用作全域性時鐘，最好連線專用的時鐘輸入引腳，另外，如果使用內部PLL，最好連線專用的時鐘引腳，一般的時鐘引腳做不到普通的Io，只能是時鐘輸入或普通輸入！

我不明白這是什麼意思，什麼400MHz時鐘輸入。

是LVDS接收外部400MHz時鐘訊號嗎？

乙個埠在乙個週期內傳輸 8 個資料，但它不能。 8 個週期或 8 個埠，如果您的週期很長，您可以增加輸出頻率，這意味著您的輸出週期與您需要的週期不同。 這很尷尬

什麼是時鐘週期？ 我想你說的100MHz，其實就是晶體振盪器的輸出頻率。 至於時鐘週期是否，當然應該由您通過PLL設定。

所以你可以通過除法和計數來做到這一點。 否則，700MHz實在是太高了，關鍵是怎麼檢測輸出。

您需要將 txclk 乘以 8 倍，然後每個週期傳送一位資料，這樣您就可以做到了。 如果是並行的，也就是說，如果它一次傳輸8位，那麼就沒有必要乘法了，這就是為什麼並行速度快而串列埠輸出的輸出速度慢的原因。

您只能在 8 倍時鐘下操作