關於 spartan 3E FPGA 的差分 IO 與單端 IO 的問題

1. 除了開發板上的少數IO口，如PROG、JTAG等，都是通用IO口，這意味著可以設定為普通IO，也可以通過開發軟體引腳約束配置為差分埠。

2.這應該用萬用表測量，看它的電壓，一般高電平表示1,0V表示邏輯0。 另一種簡單的方法是將輸出埠設定為LED燈，用燈檢查輸出是否正常，如果輸出為1，則燈亮，表示沒有問題。

自己練習。

第乙個問題意味著FPGA需要在硬體上配置才能使其工作，比如電源，必須根據要求給出，這取決於你選擇的系列是否有需要分配的特殊引腳。

第二個很可能是由第乙個問題引起的，在進行下一步之前，可以保證硬體是正確的。

你的問題應該不大，慢慢學就好了。

1.我不知道您使用的是哪個版本的ise。 最新的 ISE 稱為 Planahead 環境，該環境限制了引腳。

當一對是差分線時，在IO約束視窗下同時選擇兩個引腳，右鍵，選擇“Make Differential”，差分對受到約束。 也可以通過直接呼叫 ** 中的差分原語來實現。 預設情況下，它們都是單端的;引腳約束完成後，可以進行DRC檢查，檢查不符合器件要求的基本錯誤

2.讓我們確保約束成功

1. 對於作為LVDS傳輸的bank，它必須連線到VCCIO。

2. 左、右兩岸（即 1 2 5 6 組）的 LVDS 不需要外部匹配電阻來傳送差分對訊號，而上下組（即 3 4 7 8 組）則需要。

二是PCB設計中需要注意的幾點.

3.分配引腳時，分配IO時，左右兩組的LVDS差分訊號選為LVDS作為IO標準分配IO時，上下組的LVDS差分訊號選為LVDS E 3R。

4.分配引腳時，只要指定LVDS訊號的P端子（+），N端子（-）就會自動匹配實際上，Verilog中只需要乙個訊號介面，不需要在源**中定義差分對介面。

Quartus II 軟體的 MegaWizard Plug-InManager 管理器提供用於 LVDS 訊號處理的 IP 核，包括 LVDS 發射核 （AltLVDS TX） 和 LVDS 接收核 （ALTLVDS RX）。

LVDS發射核心（altlvds tx）：將並行訊號序列化為LVDS訊號並傳送。

LVDS接收器核心（AltLVDS RX）：接收LVDS序列訊號並並行處理該訊號，即解串器。

使用 LVDS （Altlvds RX） 接收原子核。

如果可以新增，則可以新增 245，並且不能新增示例。

這條線不容易找到。 你可以通過網路來做到這一點。

我看著它，好像這意味著有乙個同步集。

典型的復位訊號是非同步的。 很少使用同步復位。 如果您真的想同步重置，那麼請不要擔心此警告。 也許你的原意也是非同步重置，但你的**寫錯了。

典型的同步復位是指程序的敏感變數中沒有復位。

在將訊號分配給 IO 引腳時，需要牢記一些常見步驟：

1.使用單個電子表格列出所有計畫的訊號分配及其重要屬性，例如 IO 標準、電壓、所需的端接方法和相關時鐘。 整裝待發。

2.請檢視製造商的塊區域相容性指南。

3.考慮使用第二個電子表格來布置 FPGA，以確定哪些引腳是通用的，哪些是專用的，哪些支援差分訊號對以及全域性和本地時鐘，哪些需要參考電壓。

4.使用上述兩個電子表格的資訊和區域相容性指南，首先將最受限制的訊號分配給引腳，最後分配受限最小的訊號。 例如，您可能希望首先分配序列匯流排和時鐘訊號，因為它們通常只分配給幾個特定的引腳。

5.在訊號匯流排受到限制的範圍內重新分配訊號匯流排。 在此階段，可能需要仔細權衡設計問題，例如同步開關輸出 （SSO） 和與 IO 標準不相容，尤其是在您擁有多個高速輸出或使用多個不同的 IO 標準時。

如果您的設計需要局域時鐘，則可能需要在高速匯流排附近使用引腳，最好提前牢記此要求，以免最終獲得最合適的引腳。 如果為特定模組選擇的 IO 標準需要參考銀電壓訊號，請記住不要分配這些引腳。 差分訊號總是在單端訊號之前分配。

如果 FPGA 提供片上脈動終止，則它也可能適用於其他相容性規則。

6.將剩餘的訊號分布在正確的位置。

在此階段，請考慮編寫僅包含埠分配的 HDL 檔案。 然後，通過使用供應商提供的工具或使用文字器手動建立限制檔案，為 IO 標準和 SSO 等新增必要的支援資訊。 準備好這些基本檔案後，您可以執行放置和佈線工具，以檢視是否忽略了某些準則或進行了錯誤的分配。

邏輯資源不同，引腳似乎基本相容。