如何將高速序列ADC連線到FPGA？

呵呵。 我不知道您使用的是什麼 FPGA。 資料時鐘速率相當高。 我特意看了一下這個9222的資訊。 我認為這種設計在 IO 方面很困難。

答：LVDS的差分訊號在PCB中的接線不僅需要長度相等，而且阻抗也要求相等。 Altera 和 Xilinx 的文件中有這樣的示例設計

其次，它是ADC和FPGA之間的直接連線：Altera系列支援支援600Mbps的器件

Cycloneiii、Stratixii 及以上版本，以及最新的 ARRAIA，最高可支援 LVDS 600+。 Xilinx 端 Spartan3、Vertix 系列支援。

第三：FPGA。 差分對在使用之前受到約束。

無論是 Xilinx 還是 Altera。 首先是銷釘。 您可以限制為分配或 ucf 中的相應引腳。

引腳規劃器中的相應圖例將顯示一對差分訊號的輸入埠分別用 P 和 N 表示。 其次是需要限制從輸入到第乙個暫存器的延遲時間。 請參閱下面的示例。

資料視窗可能確實有點小。 呵呵，這個AD好像是用來醫療的，而且準確率很高。

給我們乙個參考設計。

altera：

第乙個FAQ討論了Quartus中高速介面的巨集功能。 你有空的時候可以看看。 了解 IO 標準的全部範圍很有幫助。

第二個常見問題解答是示例和 stratix 系列。 有兩個 PDF。 內部包括：PCB 接線要求。 以及內部埠的使用。

賽靈思：

第乙個是PCB要求：

但是 xilinx 的示例設計... 我找了很久，只有結論...... 約束和參考設計過於分散... 於是我找了又找，還是沒有找到。

如果只使用 Xilinx 就好了。 如果沒有，請查詢您當地的 FAE。 呵呵，我真的忍不住了。

您好，我也在做FPGA的高速序列AD連線專案，不知道，你能參考一下你們的FPGA關於AD**的集合嗎？

它已傳送到您的郵箱，請檢查。

你想實現什麼樣的設計？

明智的電子設計 VGZ

可行的;

需要帶串列埠的FPGA開發板、序列電纜和帶串列埠的計算機。

可行的;

FPGA系列開發板、序列電纜和帶串列埠的PC。

如何選擇地板。

首先，在選擇地板之前，規劃不能少。

1.家用地板比地磚更划算。

地板是最新流行的裝飾橙脊材料，比傳統地磚便宜。 如果想通過裝修地板來省錢，還需要考慮家裡的裝修風格，根據裝修風格選擇合適的地板。

地板和地磚貫穿整個裝修和維護過程，地板更具成本效益。 如果家裡有地暖，如果有問題，就把地板拆下來修理，然後組裝。 地磚必須破碎並重新鋪設，因此需要再次購買。

2、合理規劃鋪裝面積，按需採購。

為了減少地板在裝修過程中的浪費，最好規劃好需要使用的地板面積，加上損失的次數，並進行選擇，以防止過度購買地板的浪費。 地板常用鋪設方法：三、六、九和一半。

369的攤鋪方式是階梯式間隙結構，通常節省材料，材料損失在3%左右; 半路面的損失最大，高出5%左右，但這種鋪設的地面整齊對稱，視覺效果更好。

3.規劃地板鋪裝配件以節省資金。

鋪地配件包括地釘、無頭釘、地膠、防潮墊、門條; 如果是龍骨地板，則需要額外的龍骨等。 地板的配件在地板的鋪裝中占有非常重要的地位，地板的售後問題大多與地板配件直接相關。 因此，購買圓形土地板配件可以節省未來的維護成本。

image]20 如何將ADC連線到FPGA板。

如今，一些FPGA內部整合了ADC模組，可以實現ADC的功能。 如果是純邏輯陣列的普通FPGA晶元，一般是連線外部ADC晶元，實現AD取樣功能。 但是，如果AD取樣的效能要求不高，也可以使用FPGA的RC電路和LVDS介面來實現簡單的AD取樣。

當然可以，但FPGA只能實現數字部分。

傳送時很簡單，只要將工作時鐘分成波特率，輸出資料就可以串起來串起來; 接收時，故障點需要檢測起始位，然後接收資料位和停止位，工作時鐘需要分成n倍波特率，這樣每個接收到的符號可以取樣n次，並在這n次中做出判斷，這樣可以防止干擾。

你在這件事上有多個環節，你要分別分析，AD取樣，RAM儲存，DA輸出，看來後者可以嗎？ 您可以檢查 DA 和 RAM，您可以儲存正弦資料或鋸齒波形資料以檢視波形確認。 如果確認問題為AD，則只有乙個，AD頻寬不夠，或者取樣頻率不夠。

FPGA 無法獨自完成，您可以通過微控制器實現您的要求。

1.硬體上的FPGA板必須有RS232介面才能與PC連線。

2.在軟體上編寫串列埠接收模組，設定波特率和資料位寬。

這就是它的全部內容。

我有乙個經過驗證的序列 verilog 程式，可以直接使用。

在整理之前，將計算機傳送到FPGA的資料放入暫存器中，然後將暫存器中的資料用作交叉係數。 它正在發生。