使用哪些工具進行基於Verilog語言的設計

學習verilog語言幹湮滅方法。

模組定義、介面定義、模組例項化、暫存器定義、行定義、始終塊。

Verilog和軟體語言最大的區別在於它以固定的方式描述電路並編寫它們。 從基礎開始，積累定時器和解碼器等小型電路描述方法很重要！

Verilog鼓勵電路創新，而不是描述方法。

了解 FPGA 的 Cha Erection 重要概念：正確的設計！ = 正確的 RTL，但“正確的設計 == 正確的 RTL + 正確的時序約束”。

適當的時序約束通常包括：引腳約束跟時鐘約束

Verilog抽象級別：行為水平RTL 級別門層開關級

行為層面：關於行為和技術指標的模組。

RTL 級別：描述邏輯執行步驟的模組。

門：邏輯元件相互連線的模組。

Switch Stage：用於物理屬性和布局引數的模組。

邏輯函式定義：賦值宣告、例項元件和 always 塊。

assign 語句是描述組合邏輯的最常用方法之一。

Always 塊可以描述組合邏輯和順序邏輯。

Always 不是在迴圈簇旁邊，而是始終是乙個程序塊。 always@（a或b或c）我們經常可以看到上面這句話的always語句，當括號中的a、b或c訊號發生變化時，啟用了always模組，就可以執行模組中的語句了。 括號中的訊號稱為敏感訊號列表。

所有 always-blocks 彼此之間都具有平行關係，誰在前，誰在後，不影響執行順序。

for 是乙個迴圈語句，但不能合成（編譯）。 for 通常用於測試檔案。 或者，它可用於將初始值附加到 RAM。 例如，定義了 RAM 空間。

reg [n-1:0] mem [word-1:0];

您可以在初始化早期橡木時使用 for 迴圈。

integer i;

for(i=0;這樣，RAM 的所有內容都定義為 0。 但是，for 不能用於電路實體。

Verilog是一種硬體描述語言，用來描述硬體的結構和行為，不是軟體，不是C，非常不同，沒有迴圈這回事。 可以說，verilog製作的程式其實和硬體工程師的圖紙是一樣的，每句話，每個模組，都代表著乙個晶元的使用，然後接上線，讓硬體電路從環路而來，注意好區別。