什麼是IP核？ 什麼是IP核？

在積體電路的可復用設計方法論中，IP核，全稱智財權核，是指某一方以邏輯單元和晶元設計的形式提供的可復用模組。 IP核通常都通過了設計驗證，設計人員基於IP核進行設計，可以縮短設計所需的週期。

IP核可以由一方通過協議提供給另一方，也可以由一方單獨擁有。 IP核的概念來源於產品外觀設計的專利證書和來源的著作權。 設計人員可以使用 IP 核作為 ASIC 或現場可程式設計門陣列邏輯設計的基礎，以縮短設計週期。

IP核分為軟核、硬核和實心核。 軟核通常是與工藝無關的設計，具有暫存器級硬體描述語言描述**，可以隨後進行設計; 硬核是前者經過邏輯綜合、布局和路由後的一系列流程文件，具有特定的流程形式和物理實現; 固定核心通常介於兩者之間，設計人員通過功能驗證、時序分析等過程，以邏輯門級網表的形式獲得。

IP核有三種型別。

IP核有三種不同的存在形式：HDL語言形式、網表形式和布局形式。 它們對應於我們常說的三種型別的IP核：

軟核、實體和硬核。 這種分類基於產品的交付方式，三個IP核實現中的每乙個都有其獨特的特徵。 實心核心是軟核和硬核之間的折衷。

FPGA 中使用的大多數 IP 核都是軟核，可幫助使用者調整引數並增強可重用性。 軟核通常以加密形式提供，因此實際的RTL對使用者是不可見的，但布局和佈線是靈活的。 在這些加密的軟核中，如果核心被引數化，則使用者可以通過標頭檔案或圖形使用者介面（GUI）輕鬆操作引數。

對於時序要求嚴格的核心，如PCI介面核心，可以預先佈線特定訊號或分配特定佈線資源，以滿足時序要求。 這些核心可以歸類為實體核心，並且由於核心是預先設計的模組，因此這可能會影響包含核心的整體設計。 由於核心的設定、保持時間和握手訊號都可以固定，因此必須設計其他電路以正確與核心連線。

如果磁芯具有固定布局或部分固定布局，那麼這也會影響其他電路的布局。

1.IP核是硬核還是實核。

2. 如果乙個FPGA載入了ARM核心、網口核心、DDR2控制核心、串列埠核心，那麼它與模組功能相同的ARM晶元有什麼區別？

3. 如果乙個FPGA載入了STM32VC5416的DSP核心（假設可以），那麼在5416上執行的彙編**是否也可以在FPGA上執行，效率是否相同。

1、IP核分為硬核、實核、軟核三大類。

硬核：布局級 IP，例如 FPGA 的片上 ARM、Xilinx 的 MIG（DDR 控制器）。

堅實的核心：網表級IP，其中大部分由市場供應商提供，以圖形方式生成，例如Altera Nios II

軟核：**級IP，這些IP大多是網際網絡上的開源IP，原始碼可以直接看到**（..）v or .hdl)

2.功能差異不大。 然而，FPGA具有高度的靈活性，但當然，成本與開發難度不同。

3.FPGA沒有你說的DSP核心，原因是：FPGA的處理能力比DSP強很多，而且比較率不同，不同的FPGA也會不同。

IP（智財權）核心將數位電路中常用的一些較複雜的功能塊，如FIR濾波器、SDRAM控制器、PCI介面等設計成可以修改引數的模組。 隨著 CPLD FPGA 尺寸和設計複雜性的增加（IC 複雜性每年增加 55%，而設計能力每年僅增加 21%），設計人員的首要任務是在指定的時間範圍內完成複雜的設計。 IP核的使用是避免重複工作和大大減輕工程師負擔的趨勢，而IP核的復用大大縮短了上市時間。

使用IP核設計電子系統，易於參考，也易於修改基本元件的功能。 功能複雜、具有商業價值的IP核一般都具有智財權，雖然IP核的市場活動不規範，但從事IP核設計、開發和營銷的積體電路設計公司仍然很多。